发布日期：2024-08-04 10:27 点击次数：143
三大晶圆代工场筹谋最早在 2025 年为 18 埃代工应用High NA EUV 光刻本领，但用尺度 EUV（NA = 0.33）取代单次曝光高High NA（0.55）而非双重图案化，取决于它是否能以合理的每片晶圆本钱提供更好的终结。
到现时为止，2024 年是高数值孔径 EUV 光刻本领的后光一年。英特尔代工场已领受了一台高数值孔径 EUV 扫描仪。英特尔、imec、ASML、IBM 以及行将加入的台积电正在用功为新扫描仪加强光刻胶堆栈、EUV 掩摹本领和首批工艺。2 月份，业界还在 SPIE 上收到了冲破性讯息，imec 晓示使用化学放大光刻胶贬责了 16nm 线和空间问题，并使用金属氧化物光刻胶和高数值孔径图案化贬责了 10nm 特征问题（见图 1）。
’图 1：High NA EUV 扫描仪使用化学放大光刻胶 (CAR) 打印 16nm 特征，但简略使用金属氧化物光刻胶 (MOR) 解析 10nm 特征。来源：imec
在本月的 Semicon West 和 imec 本领论坛上，来自 ASML、IBM、imec、Lam Research 和 TEL 的光刻巨匠王人聚一堂，共享High NA EUV 的发扬和坐褥率擢升。从这些和其他信息来看，EUV 晶圆厂很可能准备给与金属氧化物光刻胶堆叠、新的立时复原策略、角度蚀刻以及可能的弧线掩模，以从 2nm 器件节点（22nm 间距）过渡到 10A 节点（18nm 间距、9nm CD），用于将来的大型 AI SoC 和加速器芯片。DRAM 制造酌量度将在 10A 节点范围内给与高 NA EUV。
ASML 民众客户政策营销控制 Michael Lercel 暗示：“2039 年的发展蹊径图了了地标明，需要将要道尺寸降至 20nm 间距以下，到下个十年末，间距可能降至 14nm 和 10nm。”High-NA 已展示出开端的性能（见图 2），包括打印 20nm 线条和空间以及 30nm 通孔。在 28nm 线条和空间上终结了 >50nm 的焦深和 0.6nm 的 CD 均匀性。
图2：0.55NA EUV 产生 20nm 线条和空间或 30nm 构兵孔。来源：ASML
打印变异性约束与开端简略打印一个小特征一样迫切。“咱们发现，缩放基本上是在角落扬弃诞妄方面咱们不错作念的极限，” Lam Research副总裁 Rich Wise 说。他重心先容了流行的 RLS 三角形，该三角形阐述了折柳率 R、线角落约略度 L（“在某些情况下亦然残障率和良率的代表）和 S（智谋度或速率）之间的权衡。咱们基本上不错得志其中任何两个目标，但得志悉数三个目标才是最具挑战性的。只柔顺折柳率和线角落约略度的终结频繁会降速扫描仪的速率，而咱们但愿尽可能地提高速率。”
寻找High NA 的临界点
晶圆厂频繁会将新扫描仪的过渡时间安排在本领条款与投资申报率一致时。imec 副总裁 Ru-Gun Liu 暗示：“尺寸缩放的要道驱开赴分由著名的瑞利方程界说，R = k1λ/NA 2，其中主要折柳率减轻是使用较短波长和较大镜头终结的。在恭候 EUV 熟练并达到具有竞争力的本钱时，193nm 浸没式多重图案化本领对此进行了补充，而这大约等于咱们当今再次看到的情况。High NA EUV 将通过用单一曝光贬责决议取代复杂且奋斗的多重图案化工艺来启用逻辑 A14 节点。”
最近的晶圆运行标明，High NA 足以搪塞全栅纳米片的挑战。IBM 磋议部光刻和计量高等司理 Luciana Meli 暗示：“径直片图案化可终结盘算纯真性和有用的栅极长度缩放，同期性能可与 SADP/SAQP 图案化片相比好意思。”她指出，在单位终局插入单扩散断层 (SDB：single diffusion break) 是终结与 finFET 访佛的盘算纯真性的要道缩放旋钮。
Meli 指出，High NA 的一个凸起需求是减少特征顶端间距。她暗示，MOR 光刻胶平台不错在这方面提供匡助，将顶端间距膨胀到 22nm，值得凝视的是，其产量高于使用 CAR 平台获取的产量。即便如斯，仍需要切割掩模来得志 20nm 规格。
但High NA 的最大挑战似乎是较小的曝光场大小酿成的。由于High NA EUV 光学元件上的镜头在 xy 方进取将掩模上的特征减轻了 4 倍和 8 倍（变形镜头），因此晶圆上的场大小唯有 0.33NA EUV 和 193nm 光刻的一半（26 x 16.5 毫米 vs. 26 x 33 毫米）。两个曝光场必须精准拼接在沿途。
芯片内拼接是一件大事。围绕盘算、掩模、光学附进校正 (OPC)、工艺和扫描仪缔造的拼接优化仅仅高 NA 特定挑战之一。由于 SRAM 芯片已住手膨胀，何况 SRAM 可占用 SoC 面积的 50%，因此唯有堆叠芯片贬责决议才能幸免高 NA EUV 和拼接。
IBM 的 Meli 指出，挑战来自于High NA EUV 层与全场 0.33NA 层的连合，包括块和金属堆栈之间的叠加邪恶。
Imec 过头合营伙伴正在开辟大范围场内拼接步伐，这将减少搪塞场尺寸减轻的盘算需求。Imec 正在为High NA EUV 寻求的另一项本领是使用定向自拼装 (DSA) 来减少约略度和残障并质问剂量。第一步是将 DSA 图案减轻到 24nm 间距以下，从业界现时的 PS-b-PMMA 型嵌段共聚物调遣为所谓的高 χ 嵌段共聚物。
Imec 还展示了在开辟低 n 掩模罗致器方面取得的发扬，该罗致器简略以更宽的工艺窗口和 20% 的线和空间剂量减少的神志提高性能，而不会增多约略度或立时故障（见图 3）。该研发机构还发现，顶端到顶端的尺寸不会受到剂量减少的负面影响，剂量减少会径直影响扫描仪的费解量。掩模上的 LWR/LER 的更大质问也在进行中，因为约略度意味着晶圆上的约略度会更大。
图 3：EUV 掩模中的新式低 n 罗致剂改善了工艺窗口并质问了剂量。需要在范围拼接、质问掩模变异性和碳纳米管薄膜开辟方面取得更多发扬。来源：imec
High NA扫描仪本人旨在提高坐褥率，包括更快的光罩和晶圆台、更刚劲的CO2激光源和更高效的光子调遣后果，从而提高扫描仪的费解量。
ASML 的 Lercel 暗示：“为了提高原始产量，咱们但愿提高驱动激光器的功率，同期也但愿提高光源的重叠率。因此，EUV 光源加速单个锡滴穿过真空室，然后它们受到高功率红外激光器的撞击。如今，这种情况每秒发生 50，000 次。借助新的High NA EUV 系统，咱们的重叠率飞腾到 62 千赫兹，而 500 瓦的更高功率使咱们简略终结每小时 220 片晶圆的产量，这是要道身分。”
业界对 EUV 扫描仪高能耗的执续担忧鼓动了变革。每一代 EUV 扫描仪都质问了每片晶圆加工所破钞的动力。2023 年，每片曝光晶圆的动力破钞量是 2018 年的 42%。器具可用性为 93%。
减少立时性
跟着特征的范围扩大，约略度在悉数这个词特征尺寸中所占的比例越来越大。LER 和 LWR 可解释 3nm 节点角落位置邪恶的 50%。2nm 节点允许的角落位置邪恶仅为 5 至 6nm，量度 1nm 节点将降至 4.5nm（见图 4）。
这种工艺变化会侵蚀工艺窗口，并会因贯通之间的桥接、断裂的碎屑贯通、闭合的通孔或合并的相邻孔而导致电气故障。因此，光刻师和蚀刻团队不休开辟减少 EPE 的策略，EPE 是一个涵盖遮蔽（层/层偏移）、CD 均匀性和立时性的术语。
图 4：允许的变异性（角落位置邪恶）跟着可终结的折柳率而减轻。来源：ASML
另一种看待这个问题的形态是使用有用的工艺窗口。高良率的图案化工艺由所谓的“无故障范围”（failure free latitude，）界说，它指的是在不看到线条断裂的情况下不错打印的最小特征，以及在不看到线条合并的情况下不错打印的最大特征。它由聚焦窗口 (DOF) 和曝光窗口来表征。
“在许厚情况下，跟着间距的减轻，这种宽厚度会趋于零，因此，为了匡助连接减轻间距，咱们共同优化了干式金属氧化物光刻胶过头底层，以减少折柳率、LER 和智谋度之间的权衡。底层有助于加速光刻胶在后处理进程中的激活，尤其是在烘烤进程中，”Lam Research 的 Wise 说说念。
MOR 与 CAR 材料
旋涂化学放大光刻胶是 193nm immersion (193i) 和 EUV 图案化中的主力材料，出资者但比年来，干式光刻胶以新的化学配方出现，即所谓的金属氧化物光刻胶 (MOR)。JSR（前身为 Inpria）以旋涂神志提供 MOR，Lam Research 则以干式系统提供 MOR。
干法（基于 CVD）光刻胶工艺的性能上风包括比有机材料更高的罗致率和图案坍弛的可能性有限。“还有契机优化后续蜕变蚀刻，不管是原位还口角原位，以捣毁残障和线宽约略度等问题。而且它在厚度方面非常可调，致使不错从光刻胶顶部到光刻胶底部改变工艺，”Wise 说。
使用干光刻胶在 0.33NA 扫描仪上制作了 12nm（24nm 间距）的线条和空间。另一个优点是，与旋涂晶圆轨说念光刻胶处理比较，使用干光刻胶堆栈不错将材料徒然质问 5 到 10 倍。成像堆栈包括硅上的光刻胶、底层和硬掩模（举例 PECVD 碳、氮化硅或 SiOC）。
对于硬掩模层的蜕变蚀刻，Wise 暴露，Lam Research 最近开辟了一种更刚劲的等离子源，不错更有用地剖判等离子体中的物资。“蜕变蚀刻之是以如斯迫切，是因为咱们行使这种蚀刻来校正图案蜕变进程中出现的一些立时残障。”
蚀刻本领的另一项转换是改变 300 毫米晶圆与等离子源之间的角度，悉数主要供应商都提供此功能。所谓的横向或角度蚀刻贬责了减少顶端间距的需求，而无需使用单独的切割掩模曝光和蚀刻材干。此类蚀刻还有可能减少悉数这个词芯片的顶端之间的相反，从而提高产量。
TEL 磋议员 Tomonari Yamamoto 先容了其公司使用新蚀刻源和歪斜晶圆台的定向 CD 修改工艺。改变系统中的角度不错调理横向蚀刻速率，从而无需使用双重图案化即可制造卵形或其他结构。新源还旨在减少浮渣残障并质问图案约略度。
但这种系统更迫切的终结可能是质问约略度和立时残障，而这些残障无法通过其他形态贬责，同期提供在 y 方进取膨胀特征的材干。imec 的刘说：“应用角度蚀刻光束来鼓动线尖到尖的间距并质问线/空间图案的约略度。”他将这项本领称为反式图案化，并指出它可能用于将构兵孔拉伸为卵形结构，致使将孔拉伸为线。“东说念主们不错使用这项本领将图案从孔更动为线，并进一步减小间距——就像变形金刚一样”，这启发了反式图案化这个名字。
然则，刘劝诫称，当今还为时过早。“这仅仅跨图案化关系磋议的运转，因为其在工艺、OPC 盘算合规性和本钱效益方面的价值和可行性仍在磋议中。”
Lam 公司的 Wise 筹商的另一项工艺改进触及使用遴荐性钝化层，然后进行蚀刻，以质问 LER 和 LWR。Wise 描摹了贬责小块光刻胶（以浮渣或底脚的神志出当今线条底部）的情况。“在晶圆上，咱们不错看到这么的残障，但通过使用咱们的新源并千里积一层钝化层，该钝化层不错很好地粘附在澈底形成的光刻胶线条上，但与这些浮渣区域连合较差，咱们不错冲破并去除这些残障。”钝化工艺还有助于平滑 LER 和 LWR。
TEL 的 Yamamoto 先容了旋涂金属氧化物光刻胶的终结，标明 MOR（尤其是给与新的显影剂化学步伐）不错改善工艺窗口并质问 24nm 间距线和空间的特征约略度。相对于 CAR 光刻胶，MOR 在较小特征尺寸下还具有更大的抗图案塌陷材干。他进一步指出，High NA EUV 所需的薄光刻胶更容易受到立时残障的影响。
Brewer Science新兴材料本领总监 Joyce Lowes 暗示，EUV 光刻胶的底层对于工艺的可膨胀性起着至关迫切的作用。为了匡助图案蜕变，底层需要以更薄的层提供比其前身更好的抗蚀刻性。底层还需要与硬掩模和硅很好地粘附在沿途，同期在宽工艺窗口下责任，而不会增多图案残障率。
弧线结构
弧线图案（curvilinear patterns）似乎将成为必需品，因为开辟需要更短的领略。弧线结构可裁汰层与层之间以及吞并平面内线与线之间的领略。
“咱们冷漠并讲明，在盘算中加入弧线体式不错质问制酿本钱，提高芯片的功率和性能，”imec 的刘说。此外，咱们筹谋使用弧线盘算来增多晶体管密度。咱们一经开辟出一种在尺度单位中使用弧线盘算的步伐，并提供了盘算贬责决议，举例盘算限定应用和寻找 OPC 贬责决议。”
险些无穷的筹谋资源可用于 EUV 掩模的掩模写入进程。与多光束掩模写入器连合使用，光学附进校正 (OPC) 掩模进程可大大加速。弧线掩模的写入时间与正交掩模的写入时间换取。
巨匠指出，行业可能正在接近弧线（曲折）掩模图案的临界点，这种图案不错裁汰互连距离并质问本钱。D2S 董事长兼首席实行官 Aki Fujimura 暗示：“弧线图案现时已用于 193i 和 EUV 的坐褥掩模中。但不同的公司使用形态不同。有些公司只在芯片上需要它的热门处使用它。”
尺度 EDA 集成将终结完好的芯片/晶圆弧线实施。但开端，需要有一个测量弧线均匀性的老例。“当谈到软件校正器具时，你会作念一些校正，试图让骨子体式恰当你的盘算，”Fujimura 说。“凭借曼哈顿特征（正交），业界不久前详情了测量 CD 和 CD 均匀性的尺度步伐。咱们莫得这么的弧线结构老例，那么若何比较详细与详细呢？这还莫得详情。”
尽管如斯，晶圆厂仍在上前发展。Fujimura 补充说念：“在最近的 Synopsys 本领论坛上，台积电筹商了其雄壮的 GPU 基础设施，重心先容了其‘大型 GPU 农场’以及他们进一步膨胀这一材干的筹谋，因为 GPU 具有诸多上风，尤其是在触及弧线掩模体式的处理方面。”
论断
当今是从预先沿责任的道理时间，工程师不错打印和约束 10nm 特征。预测 18A 至 14A 节点，尺度 EUV（0.33 NA）可能融会过多重图案化尽可能蔓延，同期在器具、材料和掩模方面取得很多高出，这些高出协同作用，大范围图案化和蚀刻开辟。
在某种进程上，该行业似乎准备给与围绕金属氧化物光刻胶、底层和显影工艺（湿法、干法或两者兼有）构建的新式光刻胶平台，这些平台将与新的蚀刻平台协同责任，通过多种策略组合来蔓延 CD 并减少立时残障。
对于High NA，片内拼接尚处于起步阶段，这是一项由变形镜头激发的全新本领，而掩模中的新罗致材料有望扩大工艺窗口。似乎每一项在不质问其他要道目标的情况下提高性能和费解量的开辟都将找到参加坐褥使用的步伐。
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